嵌入式硬件篇---数字电子技术中的时序逻辑

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前言

本文仅仅简单介绍了数字电子技术中的时序逻辑。

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简介

在数字电路设计中，时序分析是确保电路在**时钟控制下可靠运行的关键环节。**以下是各种延迟时间的详细解释及其作用，并结合实例分析：

1. 关键延迟时间的定义与作用

(1) 传输延迟（Propagation Delay）

定义

定义：信号从逻辑门输入端变化到输出端变化所需的时间。

作用

作用：决定组合逻辑路径的总延迟，直接影响电路的最大工作频率。

示例

示例：一个与门（AND）的传输延迟为2ns，输入变化后，输出在2ns后响应。

(2) 时钟到输出延迟（Clock-to-Q Delay, Tcq）

定义

定义：触发器在时钟边沿到达后，输出端更新所需的时间。

作用

作用：影响数据从触发器输出的起始时间，需计入时序路径总延迟。

示例

示例：D触发器的Tcq=2ns，当时钟上升沿到达后，输出在2ns后更新。

(3) 建立时间（Setup Time, Tsetup）

定义

定义：时钟边沿到来前，输入数据必须保持稳定的最短时间。

作用

作用：确保触发器正确采样数据，若违反会导致亚稳态。

示例

示例：触发器的Tsetup=1ns，数据需在时钟上升沿前至少1ns稳定。

(4) 保持时间（Hold Time, Thold）

定义

定义：时钟边沿到来后，输入数据必须保持稳定的最短时间。

作用

作用：防止新数据过早覆盖当前采样值，若违反会破坏数据完整性。

示例

示例：触发器的Thold=0.5ns，数据需在时钟上升沿后至少0.5ns保持稳定。

(5) 组合逻辑延迟（Tcomb）

定义

定义：信号通过组合逻辑电路的总延迟（最大和最小路径）。

作用

作用：决定关键路径的延迟，直接影响时钟周期选择。

示例

示例：两级加法器的Tcomb_max=8ns（最长路径），Tcomb_min=3ns（最短路径）。

(6) 时钟偏移（Clock Skew, Tskew）

定义

定义：时钟信号到达不同触发器的时间差。

作用

作用：正偏移（接收端时钟晚到）可能缓解保持时间违例，但加剧建立时间压力。

示例

示例：FF2的时钟比FF1晚到1ns，则Tskew=1ns。

(7) 输入/输出延迟（Tinput/Toutput）

定义

定义：信号从芯片引脚到内部触发器（或反之）的延迟。

作用

作用：确保与外部电路接口的时序兼容。

示例

示例：输入信号需提前Tinput+Tsetup稳定，输出信号在Tcq+Toutput后有效。

2. 时序分析实例

电路结构

两个触发器FF1和FF2，中间为组合逻辑。

参数：Tcq=2ns（时钟到输出延迟），Tcomb_max=5ns（组合逻辑延迟最大值），Tcomb_min=4ns（组合逻辑延迟最小值），Tsetup=1ns（建立时间），Thold=0.5ns（保持时间），Tskew=0ns（时钟偏移），时钟周期Tclk=10ns。

建立时间分析

总路径延迟：Tcq + Tcomb_max = 2ns + 5ns = 7ns。

要求：Tclk ≥ Tcq + Tcomb_max + Tsetup → 10ns ≥ 7ns +1ns =8ns ✔️。

结论：建立时间满足。

保持时间分析

最短路径延迟：Tcq + Tcomb_min = 2ns +4ns =6ns。

要求：Thold ≤ Tcq + Tcomb_min - Tskew → 0.5ns ≤6ns -0ns ✔️。

结论：保持时间满足。

加入时钟偏移的影响

假设Tskew=1ns（FF2时钟晚到）：

建立时间新约束：Tclk + Tskew ≥ Tcq + Tcomb_max + Tsetup →10ns +1ns=11ns ≥8ns ✔️。

保持时间新约束：Thold ≤ Tcq + Tcomb_min - Tskew →0.5ns ≤6ns -1ns=5ns ✔️。

结论：正时钟偏移缓解保持时间压力，但需注意极端情况（如Tcomb_min过小）。

频率提升导致违例

若Tclk缩短为8ns，组合逻辑延迟增至6ns：

总路径延迟：2ns +6ns=8ns，需Tclk≥8ns+1ns=9ns ❌。

结论：建立时间违例，电路无法正常工作。

3. 外部接口时序分析

输入延迟约束

外部信号到达输入端口需提前：Tinput + Tsetup =2ns +1ns=3ns。

示例：若时钟周期10ns，外部信号需在时钟边沿前3ns稳定。

输出延迟约束

输出信号在Tcq + Toutput=2ns +1ns=3ns后有效。

示例：外部电路需在时钟边沿后3ns读取数据。

总结

时序分析需综合考虑各类延迟的相互作用：

1. 建立时间约束决定电路最高工作频率。

2. 保持时间约束确保数据稳定性。

3. 时钟偏移需平衡建立和保持时间的影响。

4. 组合逻辑延迟需优化关键路径以提高性能。

5. 输入/输出延迟保障与外部电路的兼容性。

通过合理设计时钟周期、优化逻辑路径和布局布线，可避免时序违例，确保电路可靠运行。

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总结

以上就是今天要讲的内容，本文仅仅简单介绍了数字电子技术中的时序逻辑。