xilinx平台PL读写PS ddr

1，block design结构，我这里是4个模块需要同时读写ps端ddr

2，可以看到映射的地址4个master都是一样的

3，模块端操作读写ddr的axi总线为自动生成的ip



这里位宽只能选择32bit，实际我们需要64bit。没关系，虽然选不了但是代码宏定义直接改就行了。详见“5、调试过程中遇到的问题一”

4，生成的代码自己添加如下信号，我这里只有写没有读，最后接口如下：

5，调试过程中遇到的问题一：偶地址能写进去，奇地址写不进去
原因是axi总线位宽为32bit，而ddr burst为8字节64bit
把axi总线改为64bit后读写ok。

6，调试过程中遇到的问题二：
vitis用freertos，读pl写的ddr数据没刷新，读不到。
解决办法是ps每次在读ddr之前加Xil_DCacheInvalidateRange函数，每次读前先刷新一下缓存