【Verilog】实验一 Modelsim的使用

2025/2/25 14:40:18 来源：https://blog.csdn.net/wuyufei_sun/article/details/144183256 浏览: 次关键词：【Verilog】实验一 Modelsim的使用

一、实验目的

二、实验设备

三、实验任务

四、实验原理

一、实验目的

熟悉并掌握Modelsim仿真工具的使用方法；
初步了解Verilog HDL描述简单数字电路的方法；
学习使用Verilog HDL编写测试模块。

二、实验设备

1. PC机一台

三、实验任务

1. 实现2选1数据选择器，并编写测试文件进行功能仿真，观察输出波形。

2. 实现D触发器，并编写测试模块。

四、实验原理

2选1数据选择器

module mux2(in1,in2,sel,out);input in1,in2;input sel;output out;wire out;assign out=(!sel)?in1:in2;
endmodule

module mux2_tb;reg a,b,sel;wire out;mux2 u1(.in1(a),.in2(b),.sel(sel),.out(out));initialbegin sel=0;a=0;b=0;#5 sel=0;a=0;b=1;#5 sel=0;a=1;b=0;#5 sel=0;a=1;b=1;#5 sel=1;a=0;b=0;#5 sel=1;a=0;b=1;#5 sel=1;a=1;b=0;#5 sel=1;a=1;b=1;end
endmodule

D触发器

module dff(din.clk,q);input din,clk;output q;reg q;always@(posedge clk)q<=din;
endmodule

module dff_tb;reg clk,data_in;wire data_out;dff u1(data_in,clk,data_out);always #5 clk=~clk;initialbeginclk=0;data_in=0;#20 data_in=1;#20 data_in=0;#20 data_in=1;#15 data_in=0;#15 data_in=1;end
endmodule

五、实验步骤

新建工程

选择File>New>Preject创建一个新工程，弹出的Create Project对话窗口，设置工程名字、路径等，一般设定Default Library Name为work。出现Add Items to the Project的对话框，单击Create New File，输入文件名称，选择文件类型为Verilog，双击打开文件，在编辑窗口中输入四选一数据选择器电路代码，录入完代码后，单击Save。在工程窗口空白处单击鼠标右键，选择Add to Project>New File，创建新的testbench测试文件，双击打开测试文件,输入测试代码，并保存。