FPGA 使用 CLOCK_LOW_FANOUT 约束

2025/1/29 13:50:00 来源：https://blog.csdn.net/cckkppll/article/details/145367848 浏览: 次关键词：FPGA 使用 CLOCK_LOW_FANOUT 约束

使用 CLOCK_LOW_FANOUT 约束

您可以使用 CLOCK_LOW_FANOUT 约束在单个时钟区域中包含时钟缓存负载。在由全局时钟缓存直接驱动的时钟网段

上对 CLOCK_LOW_FANOUT 进行设置，而且全局时钟缓存扇出必须低于 2000 个负载。

注释：当与其他时钟约束配合使用时， CLOCK_LOW_FANOUT 的优先级较低。如果 CLOCK_LOW_FANOUT 与诸如

USER_CLOCK_ROOT 、 CLOCK_DELAY_GROUP 或 CLOCK_DEDICATED_ROUTE 等其他时钟约束发生冲突时，那么将不会

遵从 CLOCK_LOW_FANOUT 约束。

下面的示例所示的 CLOCK_LOW_FANOUT 约束主要用于驱动负载不超过 2000 的时钟网络并将其纳入单个时钟区域。输

入时钟端口 clkIn 不仅针对位于 CLOCK_REGION X2Y0 的 GCIO 提供 PACKAGE_PIN 分配，而且还可驱动 PLLE3_ADV 。

PLLE3_ADV 可驱动全局时钟缓存，其接下来可驱动带有 1379 个负载的时钟网络。全局时钟缓存的负载均位于

CLOCK_REGION X2Y0 。

# PACKAGE_PIN AF9 - IOBank 64 - CLOCK_REGION X2Y0

set_property PACKAGE_PIN AF9 [get_ports clkIn]

set_property IOSTANDARD LVCMOS18 [get_ports clkIn]

set_property CLOCK_LOW_FANOUT TRUE [get_nets -of [get_pins clkOut0_bufg_inst/O]]

相关资讯